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Verilog HDL語言中各種關鍵詞解釋

日期:2017/2/7 14:32:50      編輯:Linux教程
 

1、module_endmodule

 

結構說明語句

2、initial     仿真開始時對個變量進行初始化,另也可生成激勵波形作為電路的測試仿真信號

3、always      不斷重復執行,格式:always <時序控制> <語句>

4、task_endtask

5、function_endfunction   

 

功能定義

6、always塊    (1)既可描述組合邏輯,也可也可描述時序邏輯;

(2)內部語句順序執行,塊間語句並行執行。

7、assign        描述組合邏輯

8、用實例元件   

 

塊語句

9、begin_end       順序塊

10、  fork_join     並行塊

 

條件語句

11、  if_else        

12、  case_endcase   

 

循環語句

13、  foever

14、  for

15、  repeat

16、  while

 

數據類型(19種其中的4種)

17、  reg

18、  wire

19、  integer

20、  parameter

 

邊沿信號

21、  posedge

22、  negedge

 

賦值語句

23、  Non_Blocking  (1)塊結束後才能完成這次賦值操作;

                   (2)常用於編寫可綜合的時序邏輯模塊。

24、  Blocking   (1)賦值語句執行完後,塊才結束;

               (2)用於時序電路的設計時有不可估測的結果。(後文介紹)

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